Le prochain Forum aura lieu le 2 avril 2015 au siège du CNRS (3 Rue Michel-Ange, 75016 Paris).

Le thème du Forum est : L’évolution des technologies autour du HPC. La fin de la loi de Moore ?

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Programme

8:45     Accueil et enregistrement des participants

9:15     Ouverture du Forum

            Sylvie Joussaume, Présidente du conseil scientifique de l’ORAP
Président de séance : Serge Petiton (CNRS/LIFL)

9:30     Fin de la Loi de Moore et applications HPC

            François Bodin, Université de Rennes 1

Résumé

La « loi » de Moore a guidé le développement des processeurs ces 50 dernières années. Ceux-ci ont fortement influencé les pratiques de développement logiciel. La fin de loi de Moore s’inscrit dans un paysage technologique volatile où de nouvelles technologies de mémoire ou d’interconnexion vont apparaître. Par ailleurs les applications doivent évoluer pour intégrer de nombreux aspects de gestion et d’exploitation des données et par cela modifier les équilibres actuels entre calculs et données. Dans cette présentation nous essayons d’analyser les conséquences de ces changements.

Présentation : Irisa Francois Bodin

10:00   Key core technologies

Marc Duranton, CEA Tech (DRT/List & DRT/Leti)

Résumé

La fin du monde tel qu’on le connaît.

Après une course à la performance pure, la contrainte majeure de conception d’un système de calcul devient son efficacité énergétique. Critique pour les systèmes autonomes, de plus en plus incontournable aussi pour les serveurs et les machines HPC : la dissipation thermique atteint des limites techniques.  Une faible efficacité énergétique impose également des coûts de fonctionnement prohibitifs.

Mais il est de plus en plus difficile d’accroitre l’efficacité énergétique des systèmes. La « loi » de Moore prédit un doublement du nombre de transistors environ tous les deux ans, et des investissements colossaux vont sans doute permettre de la faire durer quelques années encore. Originellement, ce doublement était accompagné par une réduction similaire de la consommation par dispositif – la « loi » de Dennard. Mais depuis le début du XXIe siècle, la « loi » d’échelle de Dennard décroche, ce qui rend de plus en plus difficile de réduire encore la consommation par dispositif, malgré de nombreuses innovations techniques complémentaires.  D’autant plus qu’on atteint aussi la fin de la réduction de taille pour les technologies bien établies comme celles des  SRAM, DRAM et enregistrement magnétique. De nouvelles technologies se profilent à l’horizon, mais elle sont encore loin d’avoir une maturité autorisant un déploiement général et effectif.

Présentation : HiPEAC Marc Duranton

10:35                                                       Pause café / Coffee break                                  

Président de séance : Alain Refloch, ONERA, Châtillon

11:05   Can MRAM be a factor for High Performance Computing?

Jean-Pierre Nozières, SPINTEC, France

Abstract

Since its inception in the late 90’s and despite numerous promising announcements, MRAM has yet failed to live to its expectations. The recent advent of spin transfer torque (STT), however, has shed a new light on MRAM with the promises of much improved performances and greater scalability to very advanced technology nodes. While scaling to sub-10nm in multi-Gb standalone memory chips remains a challenge, embedded applications are now within reach. Semiconductor giants, IDMs, Fables and pure play foundries are entering the game with promises of available technologies and products by year end.

As promising as it is, MRAM, however, is by no means a champion: It is slower then SRAM, bigger and more expensive then Flash, and does not reach the truly infinite endurance of DRAM and SRAM. However, whilst SRAM is ultra-fast, it is by nature volatile and expensive at ~100F² cell size; DRAM is also volatile, difficult to embed and has severe issues below 20 nm nodes; Flash, the only non volatile memory of the band, is sluggish at best, has limited endurance and large active power. What makes MRAM so unique in the memory landscape is its unique combination of non-volatility, speed, endurance and moderate active power. In a winter RAM Olympics, MRAM would not compete for any single event medal, but would be king in the « combine », where the rewards goes to the one which can achieve the best combined results in all disciplines.

This set of properties can be put at best in high performance processors where memory power consumption is key, be it from the memory itself or from dynamic RC loss in the hundreds of kilometres of wiring between memory and logic. The best solution to circumvent this problem is to embed large amounts of non volatile memory within the logic chip itself, in a so-called “logic-in-memory” architecture: No more static loss (thanks to non-volatility), minimized dynamic loss (thanks to reduced wire count/length) and as the icing on the cake, the capacity to turn the processor on and off almost on-demand, paving the way for the « instant-on/normally-off computing ». As stated by the ITRS memory workgroup: « Nanodevices that implement both logic and memory in the same device would revolutionize circuit and nanoarchitecture implementation ».

One would guess from the above, that with such an industry pull, MRAM would already have taken the memory world by storm. But like every new technology, it is easier said then done. What is missing still ? Several foundries are now seriously implementing MRAM technology, so this box is ticked. Models and CAD tools that emulate / hide the underlying physics are not there yet for complex chips design, but may soon become reality thanks to start-up eVaderis, another box ticked. It all comes down to the basics: choosing the most appropriate magnetic cell technology for a given application. Many different routes are being promoted in parallel and the jury is still out on the potential winner. STT may not be the best suited for HPC and the scientists are now focusing on Spin Orbit Torque. Whilst there is still some way to go towards the promised land, it may be time now to start exploring the changes in paradigm that these new memory technologies could bring to the processor core and system architectures.

Présentation : Spintec Jean-Pierre Nozieres

11:40      The Machine : Le futur des technologies

P. Demichel, HP France

Résumé

Nous sommes à l’aube d’une nouvelle ère industrielle appelée IoT « Internet of Things ».Cet Internet des Objets menace de saturer nos infrastructures alors qu’il a la potentialité de résoudre un grand nombre des challenges de nos sociétés. Le monde du HPC va devoir lui aussi intégrer et digérer cet océan de données et simuler des environnements de plus en plus complexes et à toutes les échelles  HP est engagé dans un programme stratégique pour changer radicalement et systématiquement toutes les briques de base de notre industrie, afin de gagner plusieurs ordres de grandeur en efficacité, et donc viabiliser ces projets aux limites de nos potentialités. Nous n’avons plus le choix, faute de changer profondément la complexité et la scalabilité de nos systèmes, nous ne saurons les sécuriser et donc, cette vision de milliards d’Objets Intelligents interconnectés à des systèmes centraux n’aura pas lieu. De même il n’est pas suffisant de collecter ce tsunami de data; il faut surtout lui donner du sens, de la valeur, là également HP développe des solutions de rupture technologie; s’appuyant et maximisant le potentiel de cette nouvelle architecture. Nous allons donc exposer notre programme appelé « The Machine »; comment la photonique, les mémoires non volatiles, les processeurs spécialisés et un certain nombre d’autres technologies fondatrices vont profondément transformer nos centres de données et permettre ainsi de démarrer cette ère si prometteuse des ExtremeData et des Big Challenges du HPC extrême.

Présentation : HP Patrick Demichel

12:15   GPU and HPC : further promises and perspectives

Timothy Lanfear, NVIDIA

Résumé

12:50                                                                Déjeuner / Lunch

Président de séance : François Bodin, Université de Rennes 1

14:10   Les calculateurs hautes performances : Un concentré de micro-électronique au service de la nano-électronique

Yann-Michel Niquet, CEA/DSM/INAC – Grenoble

Résumé

On rappellera comment a évolué le transistor, composant élémentaire du processeur, au cours des 15 dernières années (sans aucun doute les plus riches de son histoire), et les ruptures possibles à venir. On montrera également comment ont évolué en parallèle les besoins en modélisation sur les matériaux et dispositifs. On expliquera en particulier pourquoi il est maintenant nécessaire d’introduire de nouveaux outils de simulation, basés sur la mécanique quantique, dans la boîte à outils de la micro-électronique, et comment les calculateurs parallèles et les accélérateurs (GPU, …) ont rendu cela possible. Plusieurs résultats du code TB_Sim, développés au CEA Grenoble et obtenus au cours des deux dernières années avec le soutien du GENCI et de PRACE, illustreront ce propos.

Présentation :  CEA Yann-Michel Niquet

14:40   Débat collectif « La fin de la loi de Moore ? »

Animé par François Bodin, Jacques David, Jean-Philippe Nominé, Isabelle Terrasse et avec la participation des orateurs

15:25                                                        Pause café / Coffee break                                 

Président de séance : Jean Roman, Centre de Recherche Inria Bordeaux – Sud-Ouest

15:55   Nouvelles de l’Europe

            Jean-Philippe Nominé,CEA DIF (DAM/DSSI)

16:05EESI, European Exascale Software Initiative Vision and Recommendations

Philippe Ricoux,Total

Abstract

The European Exascale Software Initiative, EESI2, is clearly oriented toward the development and implementation of efficient Exascale applications, algorithms and software for enabling the emergence of a new generation of data intensive and extreme computing applications.

The driver for this is the disruptive nature of Exascale computing with its potential for massive return on investment by addressing huge economic, societal and scientific challenges.

The principles underlying the vision and the recommendations are:

• Exascale is not only a “bigger HPC”. There is an urgent need for new specific and disruptive ultra-scalable improvements in order to realize its full potential
• Extreme computing and Extreme Data should be tackled simultaneously.
• Exascale applications need multidisciplinary teams, optimizing the interactions between architecture (nodes, cores, memories, interconnect, power, resilience …), algorithms (programming, ultra scalable numerical methods, asynchrony, fault tolerance …), and applications (discretization of problems, engineering tools, data processing …).

The roadmap towards the implementation of efficient Exascale applications and the consecutive recommendations are gathered in three large pillars:

• Tools & Programming Models
• High productivity programming models for Extreme Computing
• Holistic approach for extreme heterogeneity management of Exascale supercomputers
• Software Engineering Methods for High-Performance Computing
• Holistic approach to resilience
• Verification Validation and Uncertainties Quantifications tools evolution for a for better exploitation of Exascale capacities
• Ultra Scalable Algorithms
• Algorithms for Communication and Data-Movement Avoidance
• Parallel-in-Time: a fundamental step forward in Exascale Simulations (disruptive approach)
• Data Centric Approaches, very new in Europe.
• Software for Data Centric Approaches to Extreme Computing
• Towards flexible and efficient Exascale software couplers (direct or not, exchange of big data)
• In Situ Extreme Data Processing and better science through I/O avoidance in High-Performance Computing systems
• Declarative processing frameworks for big data analytics, extreme data fusion e.g. identification of turbulent flow features from massively parallel Exaflops and Exabytes simulations

Présentation : EESI Philippe Ricoux

16:45                                Clôture du forum